Standardized Timing Report:   5/23/2012/5:12am

Generated by STA Tool:        EAOCV/V1

Design Name:                  B1

Technology:             20nm

Timing Check:                 max

PVT Corner:      __________________

       Process:         SS

       Voltage Domains:

             Domain       VDD2:     0.85V

             Domain       VDD1:     0.8V

      Temperature:     -10C

Wire/Via Corner: __________________

       Net model: RC_worst

       Via model: R_worst

Die Sizes:   12000um   10000um

Derating:        __________________

       Method:    AOCV

       Values:    aocv_tables_20nm_wc

Comment: Initial AOCV/PBA report was generated by PrimeTime

*************************************************************

 

Path 1#

      Startpoint: B1/xyz/c1

            (rising edge-triggered FF clocked by CLK1)

      Endpoint:   /reg_10/Q

            (rising edge-triggered FF clocked by CLK1)

      Clock Period: 1.067ns

      CC :  X=    2497um      Y=    5493um

      FF1:  X=    1758um      Y=    5934um

      FF2:  X=    2729um      Y=    5836um

 

Launch Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD2       INV   */Z   CellName0   Net_0

 0.242     7      0.260   0.118   0.018   1.058   0.004   1.079   0.004    2497    5493  r  &  0.001  0    60  0.207

      VDD2       INV   A/Z   CellName1   Net_1

 0.171     6      0.176   0.080   0.020   1.058   0.005   1.079   0.009    1781    5770  f  &  0.005  1    60  0.141

      VDD2       INV   A/Z   CellName2   Net_2

 0.124     8      0.256   0.116   0.005   1.058   0.003   1.079   0.022    2418    5687  r  &  0.009  0    60  0.084

      VDD2       INV   A/Z   CellName3   Net_3

 0.217     4      0.168   0.076   0.003   1.058   0.010   1.079   0.004    2373    5910  f  &  0.001  4    60  0.197

      VDD2      REG4  CP/Q   CellName4   Net_4

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    1758    5934  r  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.073

Path Total Delay (with derating)   0.079

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

Data Path (DP):

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD2      REG0   */Q   CellName0   Net_0

 0.199     9      0.002   0.001   0.006   1.118   0.181   1.141   0.097    1758    5934  r  &  0.030  1    60  0.154

      VDD2    BUFFX1   B/Z   CellName1   Net_1

 0.211     7      0.178   0.080   0.016   1.118   0.163   1.141   0.067    2428    5856  f  &  0.030  1    60  0.176

      VDD2    AND3X1   A/Z   CellName2   Net_2

 0.294     8      0.018   0.008   0.003   1.118   0.180   1.141   0.034    2631    5872  r  &  0.023  5    60  0.254

      VDD2   NAND3X1   A/Z   CellName3   Net_3

 0.174     6      0.180   0.081   0.010   1.118   0.185   1.141   0.203    2546    5921  f  &  0.031  5    60  0.144

      VDD2      REG4   D/*   CellName4   Net_4

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    2729    5836  r  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   1.086

Path Total Delay (with derating)   1.225

Complex (Hierarchical) Cells       0

Delay Cells number                 0

Data Arrival Time (DAT)            1.304

 

Capture Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD2       INV   */Z   CellName0   Net_0

 0.145     3      0.235   0.106   0.018   0.944   0.015   0.925   0.023    2497    5493  r  &  0.012  3    60  0.130

      VDD2       INV   A/Z   CellName1   Net_1

 0.251     7      0.140   0.064   0.019   0.944   0.026   0.925   0.016    2722    5661  f  &  0.008  1    60  0.216

      VDD2       INV   A/Z   CellName2   Net_2

 0.184     6      0.093   0.042   0.003   0.944   0.026   0.925   0.015    2532    5502  r  &  0.009  2    60  0.154

      VDD2       INV   A/Z   CellName3   Net_3

 0.041     2      0.139   0.063   0.009   0.944   0.021   0.925   0.021    2636    5693  f  &  0.009  0    60  0.031

      VDD2       INV   A/Z   CellName4   Net_4

 0.198     8      0.065   0.029   0.006   0.944   0.016   0.925   0.021    2686    5717  r  &  0.013  4    60  0.158

      VDD2      REG5  CP/*   CellName5   Net_5

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    2729    5836  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.268

Path Total Delay (with derating)   0.250

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

PATH 1# SUMMARY:

Clock reconvergence pessimism      0.121

Clock uncertainty                  0.010

Library setup time                 0.021

SLACK WITH DERATING (VIOL)        -0.018

SLACK W/O DERATING  (MET)          0.144

 

Path 2#

      Startpoint: B1/xyz/c2

            (rising edge-triggered FF clocked by CLK2)

      Endpoint:   /reg_11/Q

            (rising edge-triggered FF clocked by CLK2)

      Clock Period: 1.067ns

      CC :  X=    5452um      Y=    2113um

      FF1:  X=    5654um      Y=    2559um

      FF2:  X=    5291um      Y=    2774um

 

Launch Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD2       INV   */Z   CellName0   Net_0

 0.179     7      0.156   0.071   0.007   1.055   0.004   1.076   0.004    5452    2113  r  &  0.002  3    60  0.144

      VDD2       INV   A/Z   CellName1   Net_1

 0.024     0      0.176   0.080   0.014   1.055   0.002   1.076   0.002    5523    2275  f  &  0.001  4    60  0.024

      VDD2       INV   A/Z   CellName2   Net_2

 0.089     9      0.110   0.050   0.001   1.055   0.001   1.076   0.003    5565    2302  r  &  0.001  4    60  0.044

      VDD2       INV   A/Z   CellName3   Net_3

 0.011     4      0.144   0.065   0.008   1.055   0.012   1.076   0.008    5473    2514  f  &  0.005  5    60  0.002

      VDD2       INV   A/Z   CellName4   Net_4

 0.278    10      0.015   0.007   0.004   1.055   0.002   1.076   0.003    5641    2313  r  &  0.001  5    60  0.228

      VDD1       INV   A/Z   CellName5   Net_5

 0.252     9      0.249   0.113   0.014   1.055   0.018   1.076   0.011    5542    2224  f  &  0.004  2    60  0.207

      VDD1      REG6  CP/Q   CellName6   Net_6

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    5654    2559  r  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.077

Path Total Delay (with derating)   0.082

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

Data Path (DP):

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1       HM3   */Q   CellName0   Net_0

 0.016     3      0.235   0.106   0.005   1.131   0.212   1.154   0.197    5654    2559  r  &  0.077  5    60  0.001

      VDD1   NAND3X1   B/Z   CellName1   Net_1

 0.036     2      0.228   0.103   0.013   1.131   0.146   1.154   0.096    5306    2759  f  &  0.037  1    60  0.026

      VDD1   NAND2X1   A/Z   CellName2   Net_2

 0.052     8      0.144   0.065   0.013   1.131   0.148   1.154   0.211    5353    2702  r  &  0.113  0    60  0.012

      VDD1      REG3   D/*   CellName3   Net_3

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    5291    2774  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   1.081

Path Total Delay (with derating)   1.237

Complex (Hierarchical) Cells       0

Delay Cells number                 0

Data Arrival Time (DAT)            1.319

 

Capture Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD2       INV   */Z   CellName0   Net_0

 0.078     8      0.069   0.031   0.016   0.945   0.029   0.926   0.014    5452    2113  r  &  0.008  3    60  0.038

      VDD2       INV   A/Z   CellName1   Net_1

 0.211     5      0.209   0.095   0.009   0.945   0.026   0.926   0.015    5325    2146  f  &  0.009  0    60  0.186

      VDD1       INV   A/Z   CellName2   Net_2

 0.248     4      0.063   0.029   0.011   0.945   0.012   0.926   0.039    5354    2113  r  &  0.018  2    60  0.228

      VDD1       INV   A/Z   CellName3   Net_3

 0.032     0      0.219   0.099   0.010   0.945   0.020   0.926   0.021    5407    2209  f  &  0.009  2    60  0.032

      VDD1       INV   A/Z   CellName4   Net_4

 0.282     2      0.174   0.079   0.004   0.945   0.013   0.926   0.026    5426    2704  r  &  0.011  0    60  0.272

      VDD1       INV   A/Z   CellName5   Net_5

 0.291     2      0.011   0.005   0.004   0.945   0.010   0.926   0.028    5429    2759  f  &  0.012  0    60  0.281

      VDD1      REG6  CP/*   CellName6   Net_6

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    5291    2774  r  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.342

Path Total Delay (with derating)   0.319

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

PATH 2# SUMMARY:

Clock reconvergence pessimism      0.067

Clock uncertainty                  0.010

Library setup time                 0.008

SLACK WITH DERATING (MET)          0.048

SLACK W/O DERATING  (MET)          0.232

 

Path 3#

      Startpoint: B1/xyz/c3

            (rising edge-triggered FF clocked by CLK3)

      Endpoint:   /reg_12/Q

            (rising edge-triggered FF clocked by CLK3)

      Clock Period: 1.067ns

      CC :  X=    5792um      Y=    2747um

      FF1:  X=    5817um      Y=    2802um

      FF2:  X=    5736um      Y=    2787um

 

Launch Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1       INV   */Z   CellName0   Net_0

 0.263     9      0.265   0.120   0.006   1.063   0.008   1.084   0.019    5792    2747  r  &  0.006  1    60  0.218

      VDD1       INV   A/Z   CellName1   Net_1

 0.069     8      0.270   0.122   0.014   1.063   0.002   1.084   0.002    5793    2776  f  &  0.001  5    60  0.029

      VDD1      REG2  CP/Q   CellName2   Net_2

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    5817    2802  r  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.035

Path Total Delay (with derating)   0.038

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

Data Path (DP):

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1      REG0   */Q   CellName0   Net_0

 0.185    10      0.168   0.076   0.019   1.131   0.143   1.154   0.133    5817    2802  r  &  0.064  0    60  0.135

      VDD1   NAND3X1   B/Z   CellName1   Net_1

 0.213     3      0.111   0.050   0.002   1.131   0.157   1.154   0.171    5751    2790  f  &  0.082  0    60  0.198

      VDD1       HM3   B/Z   CellName2   Net_2

 0.100    10      0.062   0.028   0.002   1.131   0.253   1.154   0.116    5796    2793  r  &  0.028  1    60  0.050

      VDD1      REG3   D/*   CellName3   Net_3

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    5736    2787  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   1.003

Path Total Delay (with derating)   1.146

Complex (Hierarchical) Cells       0

Delay Cells number                 0

Data Arrival Time (DAT)            1.184

 

Capture Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1       INV   */Z   CellName0   Net_0

 0.261     2      0.177   0.080   0.002   0.942   0.026   0.924   0.021    5792    2747  r  &  0.006  2    60  0.251

      VDD1       INV   A/Z   CellName1   Net_1

 0.032     3      0.293   0.133   0.018   0.942   0.013   0.924   0.029    5765    2773  f  &  0.008  5    60  0.017

      VDD1       INV   A/Z   CellName2   Net_2

 0.139     3      0.255   0.116   0.013   0.942   0.009   0.924   0.032    5750    2775  r  &  0.009  4    60  0.124

      VDD1       INV   A/Z   CellName3   Net_3

 0.275     7      0.153   0.069   0.018   0.942   0.012   0.924   0.025    5750    2782  f  &  0.013  2    60  0.240

      VDD1      REG4  CP/*   CellName4   Net_4

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    5736    2787  r  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.218

Path Total Delay (with derating)   0.203

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

PATH 3# SUMMARY:

Clock reconvergence pessimism      0.003

Clock uncertainty                  0.010

Library setup time                 0.043

SLACK WITH DERATING (MET)          0.033

SLACK W/O DERATING  (MET)          0.194

 

Path 4#

      Startpoint: B1/xyz/c4

            (rising edge-triggered FF clocked by CLK4)

      Endpoint:   /reg_13/Q

            (rising edge-triggered FF clocked by CLK4)

      Clock Period: 1.067ns

      CC :  X=   10332um      Y=    1794um

      FF1:  X=   10182um      Y=    1866um

      FF2:  X=   10328um      Y=    1957um

 

Launch Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD2       INV   */Z   CellName0   Net_0

 0.011     9      0.051   0.023   0.018   1.071   0.011   1.092   0.009   10332    1794  r  &  0.004  4    60  0.002

      VDD2      REG1  CP/Q   CellName1   Net_1

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000   10182    1866  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.023

Path Total Delay (with derating)   0.025

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

Data Path (DP):

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1      REG0   */Q   CellName0   Net_0

 0.249     3      0.127   0.058   0.011   1.088   0.049   1.110   0.059   10182    1866  r  &  0.018  1    60  0.234

      VDD1    AND3X1   B/Z   CellName1   Net_1

 0.294     8      0.040   0.018   0.001   1.088   0.036   1.110   0.044   10261    1875  f  &  0.014  0    60  0.254

      VDD1     MUXX1   B/Z   CellName2   Net_2

 0.245     0      0.292   0.132   0.012   1.088   0.074   1.110   0.023   10211    1879  r  &  0.007  5    60  0.245

      VDD1    AND2X1   B/Z   CellName3   Net_3

 0.238     7      0.011   0.005   0.005   1.088   0.073   1.110   0.023   10282    1955  f  &  0.013  1    60  0.203

      VDD1     MUXX2   A/Z   CellName4   Net_4

 0.011     9      0.190   0.086   0.018   1.088   0.062   1.110   0.058   10271    1909  r  &  0.024  1    60  0.002

      VDD2    BUFFX2   B/Z   CellName5   Net_5

 0.079     5      0.073   0.033   0.006   1.088   0.038   1.110   0.022   10253    1886  f  &  0.013  0    60  0.054

      VDD2     MUXX2   B/Z   CellName6   Net_6

 0.241     0      0.102   0.046   0.012   1.088   0.052   1.110   0.036   10213    1923  r  &  0.010  5    60  0.241

      VDD2    BUFFX2   B/Z   CellName7   Net_7

 0.136     8      0.043   0.020   0.004   1.088   0.048   1.110   0.036   10202    1879  f  &  0.025  0    60  0.096

      VDD2    BUFFX3   B/Z   CellName8   Net_8

 0.040    10      0.287   0.130   0.012   1.088   0.043   1.110   0.034   10250    1888  r  &  0.014  4    60  0.002

      VDD2    AND3X3   A/Z   CellName9   Net_9

 0.110     9      0.189   0.085   0.005   1.088   0.025   1.110   0.042   10283    1870  f  &  0.014  0    60  0.065

      VDD2     REG10   D/*   CellName10   Net_10

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000   10328    1957  r  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.937

Path Total Delay (with derating)   1.030

Complex (Hierarchical) Cells       0

Delay Cells number                 0

Data Arrival Time (DAT)            1.055

 

Capture Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD2       INV   */Z   CellName0   Net_0

 0.079     1      0.196   0.089   0.016   0.929   0.016   0.911   0.023   10332    1794  r  &  0.011  5    60  0.074

      VDD2      REG1  CP/*   CellName1   Net_1

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000   10328    1957  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.055

Path Total Delay (with derating)   0.050

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

PATH 4# SUMMARY:

Clock reconvergence pessimism      0.179

Clock uncertainty                  0.010

Library setup time                 0.015

SLACK WITH DERATING (MET)          0.036

SLACK W/O DERATING  (MET)          0.136

 

Path 5#

      Startpoint: B1/xyz/c5

            (rising edge-triggered FF clocked by CLK5)

      Endpoint:   /reg_14/Q

            (rising edge-triggered FF clocked by CLK5)

      Clock Period: 1.067ns

      CC :  X=    8339um      Y=    2464um

      FF1:  X=    8368um      Y=    2939um

      FF2:  X=    8341um      Y=    2472um

 

Launch Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1       INV   */Z   CellName0   Net_0

 0.229     6      0.289   0.131   0.010   1.060   0.006   1.081   0.004    8339    2464  r  &  0.003  3    60  0.199

      VDD1       INV   A/Z   CellName1   Net_1

 0.151     3      0.158   0.072   0.000   1.060   0.002   1.081   0.002    8339    2818  f  &  0.001  2    60  0.136

      VDD2       INV   A/Z   CellName2   Net_2

 0.240     5      0.033   0.015   0.003   1.060   0.014   1.081   0.015    8348    2882  r  &  0.009  4    60  0.215

      VDD2      REG3  CP/Q   CellName3   Net_3

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    8368    2939  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.052

Path Total Delay (with derating)   0.056

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

Data Path (DP):

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD2      REG0   */Q   CellName0   Net_0

 0.198     1      0.140   0.063   0.016   1.131   0.180   1.154   0.111    8368    2939  r  &  0.021  2    60  0.193

      VDD1    BUFFX1   A/Z   CellName1   Net_1

 0.077     9      0.296   0.134   0.013   1.131   0.100   1.154   0.103    8349    2567  f  &  0.037  5    60  0.032

      VDD1     MEMR2   B/Z   CellName2   Net_2

 0.190     5      0.115   0.052   0.002   1.131   0.228   1.154   0.156    8358    2571  r  &  0.104  3    60  0.165

      VDD1      REG3   D/*   CellName3   Net_3

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    8341    2472  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.909

Path Total Delay (with derating)   1.039

Complex (Hierarchical) Cells       0

Delay Cells number                 0

Data Arrival Time (DAT)            1.094

 

Capture Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1       INV   */Z   CellName0   Net_0

 0.281     2      0.113   0.051   0.009   0.929   0.024   0.911   0.016    8339    2464  r  &  0.010  0    60  0.271

      VDD1      REG1  CP/*   CellName1   Net_1

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    8341    2472  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.054

Path Total Delay (with derating)   0.050

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

PATH 5# SUMMARY:

Clock reconvergence pessimism      0.163

Clock uncertainty                  0.010

Library setup time                 0.022

SLACK WITH DERATING (VIOL)        -0.009

SLACK W/O DERATING  (MET)          0.128

 

Path 6#

      Startpoint: B1/xyz/c6

            (rising edge-triggered FF clocked by CLK6)

      Endpoint:   /reg_15/Q

            (rising edge-triggered FF clocked by CLK6)

      Clock Period: 1.067ns

      CC :  X=    5130um      Y=    6777um

      FF1:  X=    5083um      Y=    7052um

      FF2:  X=    5129um      Y=    6836um

 

Launch Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1       INV   */Z   CellName0   Net_0

 0.131     7      0.268   0.121   0.000   1.055   0.020   1.076   0.020    5130    6777  r  &  0.005  4    60  0.096

      VDD1       INV   A/Z   CellName1   Net_1

 0.084     7      0.025   0.012   0.002   1.055   0.003   1.076   0.003    5112    6851  f  &  0.001  2    60  0.049

      VDD1       INV   A/Z   CellName2   Net_2

 0.045     2      0.207   0.094   0.010   1.055   0.006   1.076   0.008    5113    7010  r  &  0.003  5    60  0.035

      VDD2       INV   A/Z   CellName3   Net_3

 0.124     4      0.150   0.068   0.016   1.055   0.005   1.076   0.006    5110    7002  f  &  0.002  3    60  0.104

      VDD2       INV   A/Z   CellName4   Net_4

 0.117     3      0.193   0.087   0.011   1.055   0.017   1.076   0.017    5083    6948  r  &  0.006  0    60  0.102

      VDD2       INV   A/Z   CellName5   Net_5

 0.047     1      0.072   0.033   0.008   1.055   0.003   1.076   0.002    5085    6926  f  &  0.001  3    60  0.042

      VDD2       INV   A/Z   CellName6   Net_6

 0.221     7      0.219   0.099   0.017   1.055   0.002   1.076   0.002    5109    6819  r  &  0.001  3    60  0.186

      VDD2      REG7  CP/Q   CellName7   Net_7

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    5083    7052  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.123

Path Total Delay (with derating)   0.132

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

Data Path (DP):

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD2      REG0   */Q   CellName0   Net_0

 0.246     4      0.290   0.131   0.018   1.091   0.070   1.113   0.034    5083    7052  r  &  0.013  4    60  0.226

      VDD2   NAND2X1   A/Z   CellName1   Net_1

 0.095     2      0.141   0.064   0.012   1.091   0.106   1.113   0.050    5115    7008  f  &  0.025  4    60  0.085

      VDD2   NAND3X1   A/Z   CellName2   Net_2

 0.105     2      0.048   0.022   0.004   1.091   0.105   1.113   0.051    5094    6925  r  &  0.015  4    60  0.095

      VDD2   NAND3X1   B/Z   CellName3   Net_3

 0.200    10      0.034   0.015   0.017   1.091   0.048   1.113   0.090    5116    6884  f  &  0.041  5    60  0.150

      VDD1    AND3X2   A/Z   CellName4   Net_4

 0.247     2      0.104   0.047   0.002   1.091   0.056   1.113   0.025    5119    6866  r  &  0.014  3    60  0.237

      VDD1    AND2X2   B/Z   CellName5   Net_5

 0.007     4      0.176   0.079   0.014   1.091   0.068   1.113   0.039    5127    6909  f  &  0.018  1    60  0.002

      VDD1   NAND3X2   A/Z   CellName6   Net_6

 0.244     6      0.037   0.017   0.004   1.091   0.072   1.113   0.078    5127    7023  r  &  0.039  3    60  0.214

      VDD1   NAND2X2   A/Z   CellName7   Net_7

 0.044    10      0.133   0.060   0.014   1.091   0.073   1.113   0.023    5113    7011  f  &  0.008  3    60  0.002

      VDD1    BUFFX3   B/Z   CellName8   Net_8

 0.127     0      0.028   0.013   0.012   1.091   0.030   1.113   0.021    5111    7022  r  &  0.011  5    60  0.127

      VDD1      REG9   D/*   CellName9   Net_9

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    5129    6836  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   1.109

Path Total Delay (with derating)   1.222

Complex (Hierarchical) Cells       0

Delay Cells number                 0

Data Arrival Time (DAT)            1.354

 

Capture Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1       INV   */Z   CellName0   Net_0

 0.061     5      0.081   0.037   0.013   0.945   0.031   0.926   0.018    5130    6777  r  &  0.007  0    60  0.036

      VDD1       INV   A/Z   CellName1   Net_1

 0.287     9      0.199   0.090   0.019   0.945   0.011   0.926   0.026    5129    6809  f  &  0.013  3    60  0.242

      VDD1       INV   A/Z   CellName2   Net_2

 0.122     9      0.123   0.056   0.012   0.945   0.011   0.926   0.027    5129    6801  r  &  0.012  0    60  0.077

      VDD1       INV   A/Z   CellName3   Net_3

 0.128     1      0.149   0.067   0.000   0.945   0.020   0.926   0.020    5129    6795  f  &  0.010  1    60  0.123

      VDD1       INV   A/Z   CellName4   Net_4

 0.029     9      0.119   0.054   0.010   0.945   0.024   0.926   0.023    5129    6831  r  &  0.004  4    60  0.002

      VDD1       INV   A/Z   CellName5   Net_5

 0.211     2      0.098   0.044   0.017   0.945   0.021   0.926   0.021    5129    6818  f  &  0.008  3    60  0.201

      VDD1      REG6  CP/*   CellName6   Net_6

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    5129    6836  r  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.329

Path Total Delay (with derating)   0.307

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

PATH 6# SUMMARY:

Clock reconvergence pessimism      0.095

Clock uncertainty                  0.010

Library setup time                 0.020

SLACK WITH DERATING (VIOL)        -0.010

SLACK W/O DERATING  (MET)          0.133

 

Path 7#

      Startpoint: B1/xyz/c7

            (rising edge-triggered FF clocked by CLK7)

      Endpoint:   /reg_16/Q

            (rising edge-triggered FF clocked by CLK7)

      Clock Period: 1.067ns

      CC :  X=    4022um      Y=    1775um

      FF1:  X=    3993um      Y=    1782um

      FF2:  X=    3897um      Y=    2150um

 

Launch Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD2       INV   */Z   CellName0   Net_0

 0.102     8      0.241   0.109   0.017   1.060   0.001   1.081   0.003    4022    1775  r  &  0.001  4    60  0.062

      VDD2       INV   A/Z   CellName1   Net_1

 0.054     5      0.110   0.050   0.016   1.060   0.003   1.081   0.002    4016    1775  f  &  0.001  0    60  0.029

      VDD2       INV   A/Z   CellName2   Net_2

 0.097     3      0.077   0.035   0.008   1.060   0.002   1.081   0.010    4009    1777  r  &  0.002  1    60  0.082

      VDD1      REG3  CP/Q   CellName3   Net_3

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    3993    1782  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.022

Path Total Delay (with derating)   0.024

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

Data Path (DP):

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1      REG0   */Q   CellName0   Net_0

 0.160    10      0.161   0.073   0.013   1.110   0.144   1.132   0.034    3993    1782  r  &  0.022  5    60  0.110

      VDD1    BUFFX1   A/Z   CellName1   Net_1

 0.173     7      0.290   0.131   0.007   1.110   0.105   1.132   0.060    3990    1890  f  &  0.036  3    60  0.138

      VDD1    AND3X1   A/Z   CellName2   Net_2

 0.105     4      0.041   0.019   0.010   1.110   0.134   1.132   0.058    3970    2002  r  &  0.021  0    60  0.085

      VDD1    BUFFX1   B/Z   CellName3   Net_3

 0.005    10      0.247   0.112   0.011   1.110   0.107   1.132   0.119    3984    1937  f  &  0.048  0    60  0.002

      VDD1   NAND3X2   B/Z   CellName4   Net_4

 0.050     4      0.274   0.124   0.010   1.110   0.107   1.132   0.142    3963    1785  r  &  0.062  0    60  0.030

      VDD1      REG5   D/*   CellName5   Net_5

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    3897    2150  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   1.071

Path Total Delay (with derating)   1.200

Complex (Hierarchical) Cells       0

Delay Cells number                 0

Data Arrival Time (DAT)            1.224

 

Capture Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD2       INV   */Z   CellName0   Net_0

 0.152     5      0.128   0.058   0.007   0.944   0.028   0.925   0.015    4022    1775  r  &  0.007  1    60  0.127

      VDD2       INV   A/Z   CellName1   Net_1

 0.119     7      0.140   0.063   0.002   0.944   0.018   0.925   0.024    4018    1868  f  &  0.008  2    60  0.084

      VDD1       INV   A/Z   CellName2   Net_2

 0.172     2      0.294   0.133   0.004   0.944   0.032   0.925   0.014    3947    1781  r  &  0.004  2    60  0.162

      VDD1       INV   A/Z   CellName3   Net_3

 0.224     6      0.112   0.051   0.003   0.944   0.014   0.925   0.025    4013    1898  f  &  0.011  0    60  0.194

      VDD1       INV   A/Z   CellName4   Net_4

 0.261     3      0.066   0.030   0.004   0.944   0.024   0.925   0.020    3957    1842  r  &  0.006  5    60  0.246

      VDD1      REG5  CP/*   CellName5   Net_5

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    3897    2150  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.268

Path Total Delay (with derating)   0.250

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

PATH 7# SUMMARY:

Clock reconvergence pessimism      0.159

Clock uncertainty                  0.010

Library setup time                 0.040

SLACK WITH DERATING (MET)          0.042

SLACK W/O DERATING  (MET)          0.191

 

Path 8#

      Startpoint: B1/xyz/c8

            (rising edge-triggered FF clocked by CLK8)

      Endpoint:   /reg_17/Q

            (rising edge-triggered FF clocked by CLK8)

      Clock Period: 1.067ns

      CC :  X=   10906um      Y=    3409um

      FF1:  X=   10984um      Y=    3559um

      FF2:  X=   10956um      Y=    3525um

 

Launch Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1       INV   */Z   CellName0   Net_0

 0.154     6      0.292   0.132   0.008   1.071   0.016   1.092   0.020   10906    3409  r  &  0.007  3    60  0.124

      VDD2      REG1  CP/Q   CellName1   Net_1

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000   10984    3559  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.040

Path Total Delay (with derating)   0.043

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

Data Path (DP):

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD2      REG0   */Q   CellName0   Net_0

 0.278     3      0.285   0.129   0.008   1.131   0.192   1.154   0.131   10984    3559  r  &  0.055  2    60  0.263

      VDD2     MEMZ1   A/Z   CellName1   Net_1

 0.229     8      0.243   0.110   0.001   1.131   0.210   1.154   0.183   10968    3531  f  &  0.107  1    60  0.189

      VDD2     MUXX1   A/Z   CellName2   Net_2

 0.263     8      0.172   0.078   0.006   1.131   0.072   1.154   0.098   10963    3545  r  &  0.035  3    60  0.223

      VDD2      REG3   D/*   CellName3   Net_3

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000   10956    3525  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.948

Path Total Delay (with derating)   1.084

Complex (Hierarchical) Cells       0

Delay Cells number                 0

Data Arrival Time (DAT)            1.127

 

Capture Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1       INV   */Z   CellName0   Net_0

 0.236     8      0.240   0.108   0.018   0.937   0.007   0.919   0.030   10906    3409  r  &  0.012  4    60  0.196

      VDD2       INV   A/Z   CellName1   Net_1

 0.100     4      0.100   0.045   0.007   0.937   0.017   0.919   0.024   10912    3498  f  &  0.009  3    60  0.080

      VDD2      REG2  CP/*   CellName2   Net_2

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000   10956    3525  r  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.108

Path Total Delay (with derating)   0.100

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

PATH 8# SUMMARY:

Clock reconvergence pessimism      0.066

Clock uncertainty                  0.010

Library setup time                 0.028

SLACK WITH DERATING (MET)          0.001

SLACK W/O DERATING  (MET)          0.149

 

Path 9#

      Startpoint: B1/xyz/c9

            (rising edge-triggered FF clocked by CLK9)

      Endpoint:   /reg_18/Q

            (rising edge-triggered FF clocked by CLK9)

      Clock Period: 1.067ns

      CC :  X=    3368um      Y=    5029um

      FF1:  X=    3444um      Y=    5051um

      FF2:  X=    3340um      Y=    5142um

 

Launch Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1       INV   */Z   CellName0   Net_0

 0.262    10      0.282   0.128   0.004   1.063   0.002   1.084   0.002    3368    5029  r  &  0.001  3    60  0.212

      VDD1       INV   A/Z   CellName1   Net_1

 0.199     9      0.055   0.025   0.015   1.063   0.005   1.084   0.012    3413    5031  f  &  0.007  1    60  0.154

      VDD1      REG2  CP/Q   CellName2   Net_2

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    3444    5051  r  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.027

Path Total Delay (with derating)   0.029

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

Data Path (DP):

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1      REG0   */Q   CellName0   Net_0

 0.199     2      0.033   0.015   0.005   1.098   0.062   1.120   0.051    3444    5051  r  &  0.014  2    60  0.189

      VDD1   NAND2X1   B/Z   CellName1   Net_1

 0.042     5      0.036   0.016   0.012   1.098   0.072   1.120   0.060    3428    5066  f  &  0.023  1    60  0.017

      VDD1   NAND2X1   A/Z   CellName2   Net_2

 0.240     4      0.103   0.047   0.015   1.098   0.114   1.120   0.036    3341    5092  r  &  0.012  3    60  0.220

      VDD1   NAND2X1   A/Z   CellName3   Net_3

 0.276     9      0.211   0.096   0.002   1.098   0.086   1.120   0.034    3365    5136  f  &  0.010  5    60  0.231

      VDD1     MUXX2   A/Z   CellName4   Net_4

 0.281     9      0.033   0.015   0.020   1.098   0.037   1.120   0.090    3377    5138  r  &  0.031  0    60  0.236

      VDD1    AND3X2   B/Z   CellName5   Net_5

 0.033     4      0.077   0.035   0.011   1.098   0.133   1.120   0.068    3360    5102  f  &  0.038  3    60  0.013

      VDD1   NAND2X2   B/Z   CellName6   Net_6

 0.212     4      0.208   0.094   0.003   1.098   0.078   1.120   0.086    3435    5084  r  &  0.045  5    60  0.192

      VDD1      REG7   D/*   CellName7   Net_7

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    3340    5142  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   1.065

Path Total Delay (with derating)   1.182

Complex (Hierarchical) Cells       0

Delay Cells number                 0

Data Arrival Time (DAT)            1.210

 

Capture Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1       INV   */Z   CellName0   Net_0

 0.130     1      0.138   0.062   0.016   0.940   0.025   0.922   0.020    3368    5029  r  &  0.005  4    60  0.125

      VDD1       INV   A/Z   CellName1   Net_1

 0.122     2      0.207   0.094   0.017   0.940   0.021   0.922   0.022    3363    5095  f  &  0.007  4    60  0.112

      VDD1       INV   A/Z   CellName2   Net_2

 0.215     4      0.270   0.122   0.002   0.940   0.022   0.922   0.019    3367    5116  r  &  0.009  5    60  0.195

      VDD1      REG3  CP/*   CellName3   Net_3

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    3340    5142  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.161

Path Total Delay (with derating)   0.150

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

PATH 9# SUMMARY:

Clock reconvergence pessimism      0.066

Clock uncertainty                  0.010

Library setup time                 0.036

SLACK WITH DERATING (VIOL)        -0.040

SLACK W/O DERATING  (MET)          0.090

 

Path 10#

      Startpoint: B1/xyz/c10

            (rising edge-triggered FF clocked by CLK10)

      Endpoint:   /reg_19/Q

            (rising edge-triggered FF clocked by CLK10)

      Clock Period: 1.067ns

      CC :  X=     573um      Y=    3452um

      FF1:  X=     617um      Y=    3530um

      FF2:  X=    1674um      Y=    3455um

 

Launch Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1       INV   */Z   CellName0   Net_0

 0.226     0      0.217   0.098   0.005   1.071   0.004   1.092   0.004     573    3452  r  &  0.001  4    60  0.226

      VDD1      REG1  CP/Q   CellName1   Net_1

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000     617    3530  f  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.009

Path Total Delay (with derating)   0.010

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

Data Path (DP):

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1      REG0   */Q   CellName0   Net_0

 0.172     0      0.214   0.097   0.006   1.094   0.108   1.116   0.037     617    3530  r  &  0.013  3    60  0.172

      VDD1   NAND3X1   B/Z   CellName1   Net_1

 0.239     6      0.094   0.042   0.011   1.094   0.142   1.116   0.028     670    3465  f  &  0.018  3    60  0.209

      VDD1    BUFFX1   A/Z   CellName2   Net_2

 0.280     2      0.119   0.054   0.019   1.094   0.121   1.116   0.050    1037    3466  r  &  0.020  2    60  0.270

      VDD1   NAND3X1   B/Z   CellName3   Net_3

 0.121     1      0.020   0.009   0.015   1.094   0.060   1.116   0.024    1609    3464  f  &  0.014  2    60  0.116

      VDD2    BUFFX2   B/Z   CellName4   Net_4

 0.200     8      0.053   0.024   0.013   1.094   0.086   1.116   0.076    1003    3504  r  &  0.025  3    60  0.160

      VDD2    BUFFX2   B/Z   CellName5   Net_5

 0.050     2      0.012   0.005   0.016   1.094   0.069   1.116   0.060    1384    3468  f  &  0.023  0    60  0.040

      VDD2    AND3X2   B/Z   CellName6   Net_6

 0.270     0      0.047   0.021   0.011   1.094   0.052   1.116   0.068    1448    3465  r  &  0.048  1    60  0.270

      VDD2    BUFFX2   B/Z   CellName7   Net_7

 0.230     3      0.278   0.126   0.017   1.094   0.036   1.116   0.030    1408    3490  f  &  0.014  4    60  0.215

      VDD2      REG8   D/*   CellName8   Net_8

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    1674    3455  r  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   1.107

Path Total Delay (with derating)   1.223

Complex (Hierarchical) Cells       0

Delay Cells number                 0

Data Arrival Time (DAT)            1.232

 

Capture Clock:

--------------------------------------------------------------------------------------------------------------------

   Tot                            Xtalk  Cell     Cell   Net      Wire                         Via   Via Wire   Net

   Cap   Fanout  DTrans   Trans   Delta  Derate   Delay  Derate   Delay     X      Y  Edge  C  Delay Num Width  Cap

--------------------------------------------------------------------------------------------------------------------

      VDD1       INV   */Z   CellName0   Net_0

 0.165     2      0.079   0.036   0.008   0.942   0.017   0.924   0.023     573    3452  r  &  0.010  1    60  0.155

      VDD1       INV   A/Z   CellName1   Net_1

 0.160     8      0.235   0.106   0.019   0.942   0.018   0.924   0.031     775    3452  f  &  0.009  0    60  0.120

      VDD1       INV   A/Z   CellName2   Net_2

 0.060     6      0.217   0.098   0.015   0.942   0.017   0.924   0.032    1383    3454  r  &  0.008  0    60  0.030

      VDD1       INV   A/Z   CellName3   Net_3

 0.046     1      0.118   0.053   0.016   0.942   0.021   0.924   0.018    1401    3454  f  &  0.011  3    60  0.041

      VDD1      REG4  CP/*   CellName4   Net_4

 0.000     0      0.000   0.000   0.000   0.000   0.000   0.000   0.000    1674    3455  r  &  0.000  0     0  0.000

--------------------------------------------------------------------------------------------------------------------

Path Total Delay (w/o  derating)   0.231

Path Total Delay (with derating)   0.215

Complex (Hierarchical) Cells       0

Delay Cells number                 0

 

PATH 10# SUMMARY:

Clock reconvergence pessimism      0.045

Clock uncertainty                  0.010

Library setup time                 0.045

SLACK WITH DERATING (VIOL)        -0.006

SLACK W/O DERATING  (MET)          0.126

 

================================================

Report Summary:

Total Reported Paths       10

Minimum Clock Domain    1.067

Maximum Clock Domain    1.067

------------------------------

Paths w/ Violations         5

WNS                    -0.040

TNS                    -0.084

-------------------------

Sorted Slacks w/ Derates:

------------------------------------------------

Path_Num   Slack     Derate  #HierCell  #DelCell

------------------------------------------------

     9#    -0.040     0.130         0         0

     1#    -0.018     0.162         0         0

     6#    -0.010     0.143         0         0

     5#    -0.009     0.138         0         0

    10#    -0.006     0.132         0         0

     8#     0.001     0.148         0         0

     3#     0.033     0.161         0         0

     4#     0.036     0.100         0         0

     7#     0.042     0.149         0         0

     2#     0.048     0.184         0         0

------------------------------------------------